Qualcomm dévoile son architecture HBC pour l'IA, 6 fois plus de bande passante par watt que la HBM

Qualcomm a dévoilé une nouvelle architecture innovante appelée HBC (High-Bandwidth Compute), conçue pour optimiser les performances des charges de travail d'IA en brisant la « barrière de la mémoire ». Cette approche consiste à désolidariser l'accélérateur d'IA du processeur pour le placer directement sous la pile de mémoire LPDDR. L'objectif est d'offrir une bande passante et une capacité maximales sans recourir à la mémoire HBM (High Bandwidth Memory), souvent coûteuse et complexe à intégrer.

Selon Qualcomm, cette architecture HBC offre des performances impressionnantes : jusqu'à 6 fois plus de bande passante par watt par rapport à la HBM, et une capacité mémoire 200 fois supérieure à celle de la SRAM embarquée. Concrètement, cela se traduit par une consommation d'énergie réduite, moins de chaleur dégagée et l'élimination des interposeurs en silicium onéreux utilisés avec les solutions HBM. Cette méthode permettrait de déployer plusieurs piles HBC au sein d'un même dispositif de calcul, améliorant le rapport performance/coût.

Qualcomm a également esquissé une feuille de route pour sa technologie HBC. L'accélérateur AI200, prévu pour cette année, utilisera de la LPDDR5X. Ses successeurs, l'AI250 puis l'AI300, intégreront respectivement la première et la seconde génération de HBC, promettant des augmentations considérables de la bande passante, 18 fois et 54 fois supérieures à celles de l'AI200. Bien que les détails techniques précis sur le fonctionnement interne de l'accélérateur HBC restent flous, il s'agit d'une avancée majeure pour améliorer l'efficacité et la capacité de traitement des modèles d'intelligence artificielle.